内存栅栏和内存对齐
Cache 一致性问题
单核 Cache 中每个 Cache line 有2个标志：dirty 和 valid 标志，它们很好的描述了 Cache 和 Memory 之间的数据关系（数据是否有效，数据是否被修改），而在多核处理器中，多个核会共享一些数据。
只有 Core 0 访问变量 x，它的 Cache line 数据和内存中的数据一致，数据只存在于本 Cache 中。
3个 Core 都访问变量 x，它们对应的 Cache line 数据和内存中的数据一致，数据存在于很多 Cache 中。
Core 0 修改了x的值之后，这个 Cache line 数据被修改了，和内存中的数据不一致，数据只存在于本 Cache 中。其他 Core 对应的 Cache line 数据无效。
内存栅栏
简单来说，内存栅栏（Memory Barrier）就是从本地或工作内存到主存之间的拷贝动作。
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Speaker
Songran Zhang
@Aliyun | Qwen Chat
Songran Zhang is senior systems architect at Aliyun, a speaker, and an author. Over the past 15 years, he's mastered architectures from cloud-native systems to AI-powered LLM platforms, building deep technical expertise across large-scale, high-availability systems.
